日报标题：一块 CPU 上数以亿计的晶体管，是这样「刻」上去的
ShuShu Fontana，Anastasia Beaverhausen
看到一个自己还算了解的问题，手痒来回答。其他人提到的部分我就不说了，主要来讲讲究竟是怎么刻上去的。下文中的光刻机主要指步进式和扫描式光刻机。
1. 首先我们知道，光刻的大致流程是，一个晶圆（wafer）（通常直径为 300mm）上涂一层光刻胶，然后光线经过一个已经刻有电路图案（pattern）的掩膜版（mask or reticle）照射到晶圆上，晶圆上的光刻胶部分感光（对应有图案的部分），接着做后续的溶解光刻胶、蚀刻晶圆等处理。然后再涂一层光刻胶，重复上述步骤几十次，以达到所需要求；
2. 简化结构请看下图。掩膜版和晶圆各自安装在一个运动平台上（reticle stage and wafer stage）。光刻时，两者运动到规定的位置，光源打开。光线通过掩膜版后，经过透镜，该透镜能够将电路图案缩小至原来的四分之一，然后投射到晶圆上，使光刻胶部分感光。
3. 一块晶圆上有很多 die，每一个 die 上都刻有相同的电路图案，即一块晶圆可以出产很多芯片。一个 die 典型的尺寸是 26×32mm。光刻机主要有两种，一种叫做 stepper，即掩膜版和晶圆上的某一个 die 运动到位后，光源开、闭，完成一次光刻，然后晶圆运动使得下一个 die 到位，再进行一次光刻，依此类推。而另一种光刻机叫做 scanner，即光线被限制在一条缝的区域内，光刻时，掩膜版和晶圆同时运动，使光线以扫描的方式扫过一个 die 的区域，从而将电路图案刻在晶圆上（见下图(b)）。scanner 比 stepper 的优势在于，可以提供更大的 die 的尺寸。其原因在于，对于一个固定尺寸的圆透镜，比如直径 32mm 的圆（指投射后的区域大小），其允许透过的光线的区域尺寸是受限的。若采用 stepper 的 step-and-expose 方式进行光刻，一个 die 的区域必须能被包含在直径 32mm 的圆中，因此能获得的最大的 die 的尺寸为 22×22mm；若采用 scanner 的 step-and-scan 方式，透镜能够提供的矩形区域长度可以到 26mm（26×8mm）甚至更长，将光缝设置为这个尺寸，使用扫描的方式便可以获得 26×Lmm 的区域（L 为扫描长度）。区域示意见下图(a)。同样的透镜在 stepper 下可以实现更大区域的意义在于，当你需要生产尺寸较大的芯片的时候，换一个更大的透镜的费用是昂贵的。
4. Scanner 的 step-and-scan 过程的示意图如下：
5. 为了使每层的电路相互之间不发生干涉，需要对上下平台进行精密运动控制。扫描时上下平台应处于匀速运动阶段。目前最小的层叠误差小于 2nm（单个机器内）或 3nm（不同机器间）。
6. 光源的波长一般为 365、248、193、157 甚至 13.5 nm（EUV, Extreme Ultraviolet）。因为光刻过程受到衍射限制，光源波长越小，能够做出的芯片尺寸就越小。
7. 在透镜和晶圆之间加入折射率大于 1 的液体（如水），可以减小光线波长，从而提高 NA（数值孔径）和分辨率。这种光刻机叫浸润式（immersion）光刻机。
8. 世界上做高端光刻机的厂家主要有 ASML、Nikon 和 Canon。佳能大概已经不行了。Nikon 每年开个会叫做 LithoVision。
参考文献：Butler H. Position control in lithographic equipment [applications of control][J]. Control Systems, IEEE, 2011, 31(5): 28-47.
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看到几个答案，感觉基本已经涵盖了一个电路从设计走到生产的每一步。但是感觉在细节上还是存在一些问题：
1. 当前 CPU 上的晶体管已经远远不是千万级别的概念，而是数个 billion。
2. 2015 年时最先进的制程工艺是 Intel 公布的 14nm 工艺，Fin Pitch 小于 50nm，可以说是技术上的一个飞跃了。关于所谓的 14nm，实际只能初略的反映工艺的一个技术节点，真正的沟道长度要比 14nm 要长一些。
3. 关于 14nm 之后的技术，目前理论预测的极限大概在 3nm 左右。出去开会的时候和一些工业界的大牛们有过一些学习，据说目前 10nm 已经完成了大规模生产最初阶段的论证，而 7nm 也基本完成了实验室阶段的研发。感觉 5nm，甚至是 3nm 只是时间上的问题。
4. 关于 CPU 的生产流程，实际只包含 Intel 的工艺是不完整的。目前技术上有两大阵营，一者是 Intel 为首的 Bulk Si FinFET 技术，一者是 IBM 为首的 SOI Si 技术，两者技术各有利弊。
5. 关于那么多晶体管是怎么弄上去的，实际最本质的还是光刻技术 Photolithography，随着特征尺寸的缩小，光刻的重要性已经上升到无法上升的地步了，以至于出现了 EUV Extreme ultraviolet lithography 和 Multiple patterning Multiple patterning 等诸多逆天的技术，光这些技术都可以说上很多文字了。
5. 半导体产业毋庸置疑是近百年最为激动人心的领域，正是这无数的晶体管一代又一代的更新变革才有了近些年几乎爆炸式的 IT 技术进步。
6. 之前很难想象那几十亿个晶体管能几乎完全一致并且整齐划一的工作而不出现任何错误，这本身就是一件非常 amazing 的事情，其实在那小小的 CPU 背后包含了无数人几十年的心血（Intel 在美国的技术研发部门有一万多人，其中有 8000 多 PhD，可想而知其中投入的人力物力之大），于是这个问题就不难理解了。
之前因为科研需求拆过一个 CPU。
于是放两张照片和大家分享。
这是一个 Top-down View 的 SEM 照片，可以非常清晰的看见 CPU 内部的层状结构，越往下线宽越窄，越靠近器件层。
这是 CPU 的截面视图，可以清晰的看到层状的 CPU 结构，由上到下有大约 10 层，其中最下层为器件层，即是 MOSFET 晶体管。
拆解的 CPU 是 AMD 的产品，AMD 作为 IBM 阵营的公司，同 Intel 不同，其采用的是 SOI 衬底技术。
关于之前提到的 Intel 14nm 技术，在去年的国际电子器件会议上（IEDM2014），Intel 公布了其的具体的技术细节，虽然还是有些语焉不详，但已经能够比较完整了解其中的一些工艺进展。
此为 3D FinFET 中的 Fin 结构，Fin Pitch（两个 Fin 之间的距离）为 40nm，这对于工艺上是很大的挑战了，同时对于提高集成度缩小成本具有非常重要的意义。
这是整个 CPU 某一区域的截面 TEM 图，很明显比我那个粗糙的 SEM 要清楚太多了。最下层同样是晶体管。
这张图上显示了 Intel 最新采用的 Air Gap 技术，图中黑色区域即是 air gap。因为空气的 K 值近乎最低，此举有利于减小互联线之间的寄生电容，减小信号 delay。
同时在 IEDM 2014 上 IBM 也公布了 SOI 阵营的 14nm 技术，相比 Intel 的技术，IBM 要更加 fancy 和复杂，估计成本也要高不少。
和 Intel 的体硅（Bulk Si）技术不一样，IBM 采用的是绝缘体上硅（SOI）上的 3D 晶体管。
关于 7nm 以后的 technology node，其实工业界也是莫衷一是，Wiki 上认为 5nm(5 nanometer)将是 Moore‘s Law 的尽头，但 Intel 也有大牛表示 FinFET 技术可以把 Moore’s Law 推展至 3nm（Moore's Law Dead by 2022, Expert Says， 7nm, 5nm, 3nm: The new materials and transistors that will take us to the limits of Moore’s law）.
关于提到的 EUV（极紫外）光刻技术，其采用波长为 13.5nm 的紫外光用于光刻，因为波长远小于当前使用的 193nm 光源，因为光的衍射带来的精度问题将大大减小，但小波长意味着非常高的能量（正比于光波的频率，反比于波长），因此如何得到稳定、合适、大功率的光源是一个极难的问题，同时因为极小的波长，普通用于聚焦的透镜将无法使用，只能使用反射式透镜，这也是一个极难的问题。据说目前 TSMC 非常看好此项技术，已经入手好几台了，只是 Intel 仍然按兵不动，据说还要接着弄 multiple patterning。
贴一张图，给大家一个简单的认识, ASML 的某个型号的 EUV 光刻机，猜测是 NXE 33XX 的某个型号。售价 120 Million Dollar，合人民币 7.2 亿元，需要动用波音 747 运输 11 架次才能从荷兰运抵目的地。半导体产业是知识密集型，资本密集型工业，只有大佬们玩得起。
